г"

Вх.1

с к

с

----с

R

1- 7

Вых. 1

Рис. 4.3. Управляемый делитель частоты с коэффициентом деления К

jne 0. Таким образом, при К=3 УДЧ делит частоту подаваемых ja Вх. 1 импульсов на число 4 и, следовательно, коэффициент еления такого УДЧ равен К-(-1- Код числа на параллельном ыходе Вых. 2 УДЧ соответствует числу поданных в текущем jjHiuie деления на Вх. I импульсов.

На рис. 4.2 показан УДЧ с коэффициентом деления K+l и установкой первого разряда при сбросе в состояние 1

А. с. № 828418], или, иначе, УДЧ с коэффициентом деления fC+1 и с занесением при сбросе числа 1. Устройство построено ja триггерах, запускающихся по счетному входу фронтами им-Jyльcoв. Отличие этого УДЧ от показанного на рис. 4.1 состоит подключении шины сброса у триггера Т1 первого разряда. iJInna сброса подключена к входу S триггера Т1, в результате жего при сбросе этот триггер устанавливается в состояние 1. JCoэффициeнт деления УДЧ зависит от значения числа на Вх. У: jipH числе К на Вх. У, равном К=0, коэффициент деления уДЧ равен K+l; при числе К>0 на Вх. У коэффициент деле-1ия УДЧ равен К. В тех случаях, когда число К на Ex. У не jaBHO нулю, устройство можно использовать в качестве УДЧ с JiOэффициeнтoм деления К. Код числа на параллельном Вых. 2 того устройства всегда на единицу больше числа поданных в .екущем цикле деления на Вх. 1 импульсов.

На рис. 4.3 показан УДЧ с коэффициентом деления К

[А. с. № 930682]. Устройство построено на основе схемы рис. 4.2, дополненной триггером Т.,, ЗК2 и логическим элементом ИЛИ-

{Назначение перечисленных элементов заключается в непропуска-

ji0H импульсов с Вх. 1 на Вых. 1 при числе на Вх. У, равном

Вх.1

Рис. 4.4. Управляемый делитель частоты с коэффициентом деления К+1 и с повышенной динамической точностью деления

К=0. При такой ситуации подаваемые на Вх. 1 импульсы коммутируются на второй выход ЗК1 и поступают на вход С ЗК2. На входе V ЗК2 имеется сигнал О, так как на выходе триггера Т,, в исходном состоянии и на шине 1 входа Вх. У имеются сигналы О - поэтому ЗК2 не пропускает на Вых. \ сигнал 1, поступивший на его вход С.

Если на Вх. У УДЧ задано число К=1, то поданные на Вх. 1 устройства импульсы, так же как и в случае числа К=0, коммутируются на второй выход ЗК1 и на вход С ЗК2, однако ЗК2 пропускает эти импульсы на Вых. 1 устройства, так как на входе V ЗК2 имеется сигнал 1, поступивший с шины I Вх. У через логический элемент ИЛИ.

При К>0 на Вх. У подаваемые на Вх. 1 К - 1 импульсы коммутируются на первый выход ЗК1 и, следовательно, на вход счетчика на триггерах Т1-Т„. Эти импульсы устанавливают в счетчике число К (так как в исходном состоянии триггер Т1 находится в состоянии 1), в результате чего К-й поданный на Вх. 1 импульс коммутируется на второй выход ключа ЗК1 и на вход С ЗК2. На входе V ЗК2 при этом имеется сигнал 1, сформированный триггером Т„,, переключившимся в состояние 1 импульсами с Первого выхода ЗК1. Поэтому ЗК2 пропускает К-й импульс на Вых. 1. Таким образом, этот УДЧ имеет коэффициент деления К, где К - любое целое, большее нуля число. При К= О на Вых. 1 устройства импульсы не формируются.

В рассмотренных схемах УДЧ длительность импульса на Вх. 1

и Вых. 1 одинаковы и не имеет места состязание триггеров прц их сбросе в исходное состояние.

На рис. 4.4 показан УДЧ с повышенной динамической точностью деления частоты [А. с. № 809581], или, другими словами с повышенной точностью деления частоты при изменении К Вх. У в процессе деления частоты. При изменении К на Ex. у в процессе деления частоты возможны следующие две ситуации: K>L и KL, где L - число в счетчике на триггерах Т1 - ТЗ. При KL первый же поданный на Вх. 1 после возникновения данной ситуации импульс должен сбрасывать счетчик в исходное состояние. Однако в схемах УДЧ на рис. 4.1-4.3 в такой ситуации сброс счетчика не происходит, счетчик заполняется до переполнения и переходит в исходное состояние, после чего начинается правильный цикл работы. Из-за заполнения счетчика до переполнения й процесс деления частоты вносится ошибка и, следовательно, схемы (рис. 4.1-4.3) имеют низкую динамическую точность деления частоты, хотя статическая погрешность деления частоты у этих схем отсутствует.

В УДЧ (см. рис. 4.4) при KL вырабатывается и поступает на вход V ЗК сигнал 1, благодаря которому первый же поданный на Вх. 1 импульс коммутируется на второй выход ЗК и производит сброс счетчика в исходное состояние.

Управляемый делитель частоты (см. рис. 4.4) построен на основе схемы УДЧ, показанной на рис. 4.2 (элементы ЗК, TITS, ЛЭ1-ЛЭ4). Устройство содержит дополнительно логические элементы И-НЕ ЛЭ5-ЛЭ7, ЛЭЮ, элементы И ЛЭ8, ЛЭ9 и инверсные шины входа управления Вх. У, так что вход управления в этой схеме является парафазным. Логические элементы ЛЭ1-

Вх.У!

Вх.1

1- &

Bbix.i

Bbix.2

Рис. 4.5. Управляемый делитель частоты с управляемым режимом работы с коэффициентами деления К и К--1